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专利名称：一种基于FPGA的高速LVDS信号质量检测方法及装置

专利类型：发明专利

专利申请号：CN202211492424.5

专利申请（专利权）人：合肥中科君达视界技术股份有限公司
权利人地址：安徽省合肥市包河经济开发区五台山路77号富煌新视觉大厦

专利发明（设计）人：范书广,卢小银,苗小冬,郝伟,谢梅林,王亚奎

专利摘要：本发明涉及信号检测技术领域，具体涉及一种基于FPGA的高速LVDS信号质量检测方法及装置。该方法包括LVDS信号发射装置发射准备好之后，PC下发锁相环频率调整命令给FPGA内部的通信模块，FPGA解析命令，进行锁相环输出频率的调整，使得CLK的时钟频率和被测信号的频率匹配；频率调整完毕之后，等待PC下发开始采集指令，FPGA自动进行延时调整，统计采样数据，存储数据；经数据上传模块和通信模块发送数据给PC，PC接收到数据后进行绘图显示。本发明规避了ADC芯片的使用，针对使用广泛的LVDS信号，对其信号质量给出一个简单、便捷、低成本的定性判断，可以大大降低检测成本。

主权利要求：
1.一种基于FPGA的高速LVDS信号质量检测方法，其特征在于，所述基于FPGA的高速LVDS信号质量检测方法包括以下步骤：LVDS信号发射装置发射准备好之后，PC下发锁相环频率调整命令给FPGA内部的通信模块，FPGA解析命令，进行锁相环输出频率的调整，使得CLK的时钟频率和被测信号的频率匹配；
频率调整完毕之后，等待PC下发开始采集指令，FPGA自动进行延时调整，统计采样数据，存储数据；
经数据上传模块和通信模块发送数据给PC，PC接收到数据后进行绘图显示；
其中，等待PC下发开始采集指令，LVDS信号开始采集后，还包括相位校准，相位校准的方法为：FPGA内部产生一个周期性的同步信号作为TDC的start触发信号，LVDS输入信号作为TDC的stop信号，并得出start信号和stop信号之间的相位差；
根据所述相位差的值来调整FPGA内部的锁相环输出时钟信号的相位，并修正start信号和stop信号之间的相位差；
其中，在LVDS信号开始采集时，LVDS信号的采集方法包括：
开始采集时调节延时步进，每调节一个延时步进，采集一次数据；
存储每次延时步进的值和采集到的数据，直到所有步进调节完毕，获得对应次数的采样点数据；
获得的采样点数据通过数据上传模块和通信模块发送给PC，并进行绘图显示，供用户参考；
其中，开始采集时调节延时步进，其中，设延时单元的可调范围为D，可调节步进为N，则每个步进的延时值为D/N；
每调节一个延时步进，采集一次数据，其中，设包含8个采样点数据，则直到N个步进调节完毕时，获得8N个采样点数据。
2.如权利要求1所述的基于FPGA的高速LVDS信号质量检测方法，其特征在于，所述相位校准为周期性的，校准的时机由FPGA内部逻辑编程控制。
3.一种基于FPGA的高速LVDS信号质量检测装置，其特征在于，所述基于FPGA的高速LVDS信号质量检测装置采用权利要求1?2中任意一项所述基于FPGA的高速LVDS信号质量检测方法对速度在1.6Gbps以下的LVDS信号检测；所述基于FPGA的高速LVDS信号质量检测装置包括LVDS信号发射装置、FPGA以及PC；
所述FPGA内部设有锁相环，锁相环输入使用固定频率的晶振或使用外部可编程的时钟芯片，所述基于FPGA的高速LVDS信号质量检测装置上还设有延时单元，所述延时单元设置在FPGA外部或FPGA内部；其中，当使用固定频率的晶振作为FPGA内部的锁相环输入，且延时单元设置在FPGA内部时，所述LVDS信号发射装置发射的LVDS信号与延时单元连通，且LVDS信号作为TDC的stop信号，FPGA内部的相位标定单元产生一个周期性的同步信号作为TDC的start触发信号，用于得出start信号和stop信号之间的相位差；
其中，FPGA内部设置的相位校准单元根据所述相位差的值来调整FPGA内部的锁相环输出时钟信号的相位，并修正start信号和stop信号之间的相位差；
所述PC用于下发锁相环频率调整命令给FPGA内部的通信模块，FPGA用于解析命令，进行锁相环输出频率的调整；
所述FPGA内部还设有延时调整及数据统计单元，发送延时命令至延时单元，接收统计采样数据，存储数据，并经数据上传模块和通信模块发送数据给PC，以使PC接收到数据后进行绘图显示；
当使用固定频率的晶振作为FPGA内部的锁相环输入，且延时单元设置在FPGA外部时，所述LVDS信号发射装置发射的LVDS信号与延时单元连通，且延时调整后的LVDS信号作为TDC的stop信号，FPGA内部的相位标定单元产生一个周期性的同步信号作为TDC的start触发信号，用于得出start信号和stop信号之间的相位差。
4.如权利要求3所述的基于FPGA的高速LVDS信号质量检测装置，其特征在于，使用外部可编程的时钟芯片作为FPGA内部的锁相环输入时，PGA内部的CLK为串并转换的快时钟，通过PC下发命令配置CLK的时钟频率，使时钟频率与被测信号的速率匹配，串并转换模块工作在DDR模式。 说明书 : 一种基于FPGA的高速LVDS信号质量检测方法及装置技术领域[0001] 本发明涉及信号检测技术领域，尤其涉及一种基于FPGA的高速LVDS信号质量检测方法及装置。背景技术[0002] LVDS信号是一种低压差分信号技术接口，它是NS公司为克服以TTL电平方式传输宽带高码率数据时功耗大、EMI电磁干扰大等缺点而研制一种的数据视频信号传输方式。它利用非常低的电压摆幅在两条PCB走线或一对平衡电缆上通过差分进行数据的传输，速度可以达到1.6Gbps，在一些特殊条件下可以达到3Gbps。[0003] 当下在很多产品中都会用到LVDS这种信号，但由于LVDS信号速度比较高，在产品测试时，普通的示波器带宽达不到，无法检测LVDS的信号质量。只有采用高端示波器加差分探头的方法才能检测其信号质量，带来了高昂的测试成本。[0004] 然而，信号质量检测其实就是模拟信号量化的过程，通过量化指标来反映信号质量的好与坏。根据奈奎斯特定理，当采样频率大于信号中最高频率的2倍时，采样后的数字信号完整的保留了原始信号中的信息。通常模拟信号的量化手段为采用和模拟信号速度匹配的ADC芯片来完成，然后借助一些后处理手段进行显示，由用户来对量化的结果对信号质量进行评判。[0005] 而现有的信号质量检测的技术存在的缺点是ADC芯片价格昂贵，禁售现象严重，不易获得，且ADC的电路设计难度较高，提高了用户的使用成本和使用门槛。发明内容[0006] 为解决目前的检测LVDS的信号质量时存在的ADC芯片价格昂贵、ADC的电路设计难度较高的问题，本发明提供了一种基于FPGA的高速LVDS信号质量检测方法及装置，很好的规避了ADC芯片的使用，对速度等级在1.6Gbps以下的LVDS信号检测，对其信号质量给出一个简单、便捷、低成本的定性判断，可以大大降低检测成本。[0007] 为实现上述目的，本发明实施例提供了如下的技术方案：[0008] 第一方面，在本发明提供的一个实施例中，提供了一种基于FPGA的高速LVDS信号质量检测方法，包括以下步骤：[0009] LVDS信号发射装置发射准备好之后，PC下发锁相环频率调整命令给FPGA内部的通信模块，FPGA解析命令，进行锁相环输出频率的调整，使得CLK的时钟频率和被测信号的频率匹配；[0010] 频率调整完毕之后，等待PC下发开始采集指令，FPGA自动进行延时调整，统计采样数据，存储数据；[0011] 经数据上传模块和通信模块发送数据给PC，PC接收到数据后进行绘图显示。[0012] 作为本发明的进一步方案，所述基于FPGA的高速LVDS信号质量检测方法中，等待PC下发开始采集指令，LVDS信号开始采集后，还包括相位校准，相位校准的方法为：[0013] FPGA内部产生一个周期性的同步信号作为TDC的start触发信号，LVDS输入信号作为TDC的stop信号，并得出start信号和stop信号之间的相位差；[0014] 根据所述相位差的值来调整FPGA内部的锁相环输出时钟信号的相位，并修正start信号和stop信号之间的相位差。[0015] 作为本发明的进一步方案，所述相位校准为周期性的，校准的时机由FPGA内部逻辑编程控制。[0016] 作为本发明的进一步方案，所述基于FPGA的高速LVDS信号质量检测方法中，等待PC下发开始采集指令，在LVDS信号开始采集时，LVDS信号的采集方法包括：[0017] 开始采集时调节延时步进，每调节一个延时步进，采集一次数据；[0018] 存储每次延时步进的值和采集到的数据，直到所有步进调节完毕，获得对应次数的采样点数据；[0019] 获得的采样点数据通过数据上传模块和通信模块发送给PC，并进行绘图显示，供用户参考。[0020] 作为本发明的进一步方案，开始采集时调节延时步进，其中，设延时单元的可调范围为D，可调节步进为N，则每个步进的延时值为D/N；[0021] 每调节一个延时步进，采集一次数据，其中，设包含8个采样点数据，则直到N个步进调节完毕时，获得8N个采样点数据。[0022] 第二方面，在本发明提供的一个实施例中，提供了一种基于FPGA的高速LVDS信号质量检测装置，所述基于FPGA的高速LVDS信号质量检测装置采用上述基于FPGA的高速LVDS信号质量检测方法对速度在1.6Gbps以下的LVDS信号检测；[0023] 所述基于FPGA的高速LVDS信号质量检测装置包括LVDS信号发射装置、FPGA以及PC，其中，所述FPGA内部设有锁相环，锁相环输入使用固定频率的晶振或使用外部可编程的时钟芯片，所述基于FPGA的高速LVDS信号质量检测装置上还设有延时单元，所述延时单元设置在FPGA外部或FPGA内部。[0024] 作为本发明的进一步方案，当使用固定频率的晶振作为FPGA内部的锁相环输入，且延时单元设置在FPGA内部时，所述LVDS信号发射装置发射的LVDS信号与延时单元连通，且LVDS信号作为TDC的stop信号，FPGA内部的相位标定单元产生一个周期性的同步信号作为TDC的start触发信号，用于得出start信号和stop信号之间的相位差；[0025] FPGA内部设置的相位校准单元根据所述相位差的值来调整FPGA内部的锁相环输出时钟信号的相位，并修正start信号和stop信号之间的相位差；[0026] 所述PC用于下发锁相环频率调整命令给FPGA内部的通信模块，FPGA用于解析命令，进行锁相环输出频率的调整；[0027] 所述FPGA内部还设有延时调整及数据统计单元，发送延时命令至延时单元，接收统计采样数据，存储数据，并经数据上传模块和通信模块发送数据给PC，以使PC接收到数据后进行绘图显示。[0028] 作为本发明的进一步方案，当使用固定频率的晶振作为FPGA内部的锁相环输入，且延时单元设置在FPGA外部时，所述LVDS信号发射装置发射的LVDS信号与延时单元连通，且延时调整后的LVDS信号作为TDC的stop信号，FPGA内部的相位标定单元产生一个周期性的同步信号作为TDC的start触发信号，用于得出start信号和stop信号之间的相位差。[0029] 作为本发明的进一步方案，使用外部可编程的时钟芯片作为FPGA内部的锁相环输入时，PGA内部的CLK为串并转换的快时钟，通过PC下发命令配置CLK的时钟频率，使时钟频率与被测信号的速率匹配，串并转换模块工作在DDR模式。[0030] 本发明提供的技术方案，具有如下有益效果：[0031] 本发明提供的基于FPGA的高速LVDS信号质量检测方法及装置，采用FPGA来对速度等级在1.6Gbps以下的LVDS信号进行量化，对其信号质量给出一个简单、便捷、低成本的定性判断，可以大大降低检测成本；通过测量发送信号和FPGA内部采样时钟的相位差，可以定时的校准FPGA内部采样时钟和发送信号的相位差，实现发送信号和接收时钟之间相位的相对稳定，来保证LVDS信号检测装置采样的正确性；本发明适用于异步和同步系统。[0032] 本发明的这些方面或其他方面在以下实施例的描述中会更加简明易懂。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。附图说明[0033] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例。在附图中：[0034] 图1为本发明一个实施例的一种基于FPGA的高速LVDS信号质量检测装置的结构框图。[0035] 图2为本发明另一个实施例的一种基于FPGA的高速LVDS信号质量检测方法的工作示意图。[0036] 图3为本发明又一个实施例的一种基于FPGA的高速LVDS信号质量检测方法的流程图。[0037] 图4为本发明再一个实施例的一种基于FPGA的高速LVDS信号质量检测装置的结构框图。[0038] 图5为本发明实施例的一种基于FPGA的高速LVDS信号质量检测方法的流程图。[0039] 图6为本发明实施例的一种基于FPGA的高速LVDS信号质量检测方法中绘图规则示意图。具体实施方式[0040] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。[0041] 下面将结合本发明示例性实施例中的附图，对本发明示例性实施例中的技术方案进行清楚、完整地描述，显然，所描述的示例性实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。[0042] 现有的信号质量检测方案中，LVDS信号发射装置发射LVDS信号，经ADC后进入FPGA完成ADC的数据采集工作，经数据存储，然后通过数据上传模块发送给PC，由PC完成绘图工作。由于现有的信号质量检测的技术存在的缺点是ADC芯片价格昂贵，禁售现象严重，不易获得，且ADC的电路设计难度较高，提高了用户的使用成本和使用门槛。[0043] 针对上述问题，为了规避ADC芯片的使用，针对使用广泛的LVDS信号，本发明提供的基于FPGA的高速LVDS信号质量检测方法及装置，实现简单、便捷、低成本的检测。[0044] 具体地，下面结合附图，对本申请实施例作进一步阐述。[0045] 参见图1至图4所示，本发明的一些实施例中，提供的一种基于FPGA的高速LVDS信号质量检测装置包括LVDS信号发射装置、FPGA以及PC，其中，所述FPGA内部设有锁相环，锁相环输入使用固定频率的晶振或使用外部可编程的时钟芯片，所述基于FPGA的高速LVDS信号质量检测装置上还设有延时单元，所述延时单元设置在FPGA外部或FPGA内部。[0046] 所述基于FPGA的高速LVDS信号质量检测装置，采用FPGA来对速度等级在1.6Gbps以下的LVDS信号进行量化。如图1、图2、图3、图4所示的四种基于FPGA的高速LVDS信号质量检测装置均可以达到本发明的上述目的。其中，参见图1和图2所示，基于FPGA的高速LVDS信号质量检测装置中均使用固定频率的晶振作为FPGA内部的锁相环输入，参见图3和图4所示，基于FPGA的高速LVDS信号质量检测装置中均使用外部可编程的时钟芯片作为FPGA内部的锁相环输入。[0047] 其中，参见图1所示，当使用固定频率的晶振作为FPGA内部的锁相环输入，且延时单元设置在FPGA内部时，所述LVDS信号发射装置发射的LVDS信号与延时单元连通，且LVDS信号作为TDC的stop信号，FPGA内部的相位标定单元产生一个周期性的同步信号作为TDC的start触发信号，用于得出start信号和stop信号之间的相位差；所述FPGA内部设置的相位校准单元根据所述相位差的值来调整FPGA内部的锁相环输出时钟信号的相位，并修正start信号和stop信号之间的相位差；所述PC用于下发锁相环频率调整命令给FPGA内部的通信模块，FPGA用于解析命令，进行锁相环输出频率的调整；所述FPGA内部还设有延时调整及数据统计单元，发送延时命令至延时单元，接收统计采样数据，存储数据，并经数据上传模块和通信模块发送数据给PC，以使PC接收到数据后进行绘图显示。[0048] 参见图2所示，当使用固定频率的晶振作为FPGA内部的锁相环输入，且延时单元设置在FPGA外部时，所述LVDS信号发射装置发射的LVDS信号与延时单元连通，且延时调整后的LVDS信号作为TDC的stop信号，FPGA内部的相位标定单元产生一个周期性的同步信号作为TDC的start触发信号，用于得出start信号和stop信号之间的相位差。[0049] 在基于FPGA的高速LVDS信号质量检测装置中均使用固定频率的晶振作为FPGA内部的锁相环输入时，不同的是图1中的方案使用FPGA内部的延时单元，图2中的方案使用FPGA外部设计的延时单元。[0050] 因此，图1和图2所示的基于FPGA的高速LVDS信号质量检测装置的工作过程为：装置上电等待LVDS发射装置准备好之后，PC下发频率调整指令动态调整FPGA内部的锁相环的分频系数来改变锁相环输出的频率，使得采集时钟频率和被测信号的频率相匹配，然后等待PC下发采集指令，采集命令下发完成之后，FPGA首先进行相位校准，动态调节FPGA内部锁相环输出时钟的相位，相位校准完成之后，开始进行延时步进调节，采集LVDS信号，信号采集完成之后，延时步进清零，然后判断相位校准的时间是否到达，若已到达则进入相位校准流程，若未到达，则继续进行信号检测。[0051] 参见图3和图4所示，使用外部可编程的时钟芯片作为FPGA内部的锁相环输入时，PGA内部的CLK为串并转换的快时钟，通过PC下发命令配置CLK的时钟频率，使时钟频率与被测信号的速率匹配，串并转换模块工作在DDR模式。最高可以接收1.6Gbps的LVDS信号，串并转换比为8。[0052] 因此，图3和图4所示的基于FPGA的高速LVDS信号质量检测装置的工作过程为：装置上电等待LVDS发射装置准备好之后，PC下发频率调整指令给FPGA，FPGA来驱动外部的时钟配置芯片，改变时钟配置芯片的输出频率，进而改变FPGA内部锁相环的输入时钟频率，从而达到改变FPGA内部锁相环的输出频率的目的，使得采集时钟频率和被测信号的频率相匹配，然后等待PC下发采集指令，采集命令下发完成之后，FPGA首先进行相位校准，动态调节FPGA内部锁相环输出时钟的相位，相位校准完成之后，开始进行延时步进调节，采集LVDS信号，信号采集完成之后，延时步进清零，然后判断相位校准的时间是否到达，若已到达则进入相位校准流程，若未到达，则继续进行信号检测。[0053] 本发明中使用了TDC测量的方法，来测量发送信号和FPGA内部采样时钟的相位差，可以定时的校准FPGA内部采样时钟和发送信号的相位差，实现发送信号和接收时钟之间相位的相对稳定，来保证LVDS信号检测装置采样的正确性。本发明适用于异步和同步系统。[0054] 参见图5所示，本发明的一些实施例提供一种基于FPGA的高速LVDS信号质量检测方法，该方法包括如下步骤：[0055] LVDS信号发射装置发射准备好之后，PC下发锁相环频率调整命令给FPGA内部的通信模块，FPGA解析命令，进行锁相环输出频率的调整，使得CLK的时钟频率和被测信号的频率匹配；[0056] 频率调整完毕之后，等待PC下发开始采集指令，FPGA自动进行延时调整，统计采样数据，存储数据；[0057] 经数据上传模块和通信模块发送数据给PC，PC接收到数据后进行绘图显示。[0058] 在本实施例中，所述基于FPGA的高速LVDS信号质量检测方法中，等待PC下发开始采集指令，LVDS信号开始采集后，还包括相位校准，相位校准的方法为：[0059] FPGA内部产生一个周期性的同步信号作为TDC的start触发信号，LVDS输入信号作为TDC的stop信号，并得出start信号和stop信号之间的相位差；[0060] 根据所述相位差的值来调整FPGA内部的锁相环输出时钟信号的相位，并修正start信号和stop信号之间的相位差。[0061] 其中，所述相位校准为周期性的，校准的时机由FPGA内部逻辑编程控制。[0062] 在一些实施例中，所述基于FPGA的高速LVDS信号质量检测方法中，等待PC下发开始采集指令，在LVDS信号开始采集时，LVDS信号的采集方法包括：[0063] 开始采集时调节延时步进，每调节一个延时步进，采集一次数据；[0064] 存储每次延时步进的值和采集到的数据，直到所有步进调节完毕，获得对应次数的采样点数据；[0065] 获得的采样点数据通过数据上传模块和通信模块发送给PC，并进行绘图显示，供用户参考。[0066] 在一些实施例中，开始采集时调节延时步进，其中，设延时单元的可调范围为D，可调节步进为N，则每个步进的延时值为D/N；每调节一个延时步进，采集一次数据，其中，设包含8个采样点数据，则直到N个步进调节完毕时，获得8N个采样点数据。[0067] 因此，开始调节延时步进(假设延时单元的可调范围为D，可调节步进为N，每个步进的延时值为D/N)，每调节一个延时步进，采集一次数据(包含8个采样点数据)，然后存储该延时步进值和采集到的数据，直到N个步进调节完毕，获得8N个采样点数据，然后通过数据上传模块和通信模块发送给PC端，对其进行绘图显示，供用户参考。[0068] 需要说明的是，本发明实施例中绘图的规则如图6所示，第1个步进值对应的8个采样点数据(二值化数据)，分别绘制到t1,t2，…，t8共8个位置，这8个位置两两之间分成N份，第2个步进值对应的8个采样点数据分别绘制到t1+1,t2+1，…，t8+1共8个位置，第N个步进值对应的8个采样点数据分别绘制到t1+(N?1),t2+(N?1)，…，t8+(N?1)共8个位置。[0069] 综上所述，本发明实施例中，基于FPGA的高速LVDS信号质量检测方法的工作机制为LVDS信号发射装置发射准备好之后，PC下发锁相环频率调整命令给FPGA内部的通信模块，FPGA解析命令，进行锁相环输出频率的调整，使得CLK的时钟频率和被测信号的频率匹配。频率调整完毕之后，等待PC下发开始采集指令，FPGA自动进行延时调整，统计采样数据，存储数据，然后经数据上传模块和通信模块发送数据给PC，PC接收到数据后进行绘图显示。[0070] 基于FPGA的高速LVDS信号质量检测方法的相位校准的工作机制为，FPGA内部产生一个周期性的同步信号作为TDC的start触发信号，LVDS输入信号作为TDC的stop信号，然后得出start信号和stop信号之间的相位差，根据这个相位差值来调整FPGA内部的锁相环输出时钟信号的相位，来修正start信号和stop信号之间的相位差。相位校准是周期性的，校准的时机由FPGA内部逻辑编程控制。[0071] 本发明提供的基于FPGA的高速LVDS信号质量检测方法及装置，采用FPGA来对速度等级在1.6Gbps以下的LVDS信号进行量化，对其信号质量给出一个简单、便捷、低成本的定性判断，可以大大降低检测成本；通过测量发送信号和FPGA内部采样时钟的相位差，可以定时的校准FPGA内部采样时钟和发送信号的相位差，实现发送信号和接收时钟之间相位的相对稳定，来保证LVDS信号检测装置采样的正确性；本发明适用于异步和同步系统。[0072] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

专利地区：安徽

专利申请日期：2022-11-25

专利公开日期：2024-11-29

专利公告号：CN115834016B